麒麟9000s チップレベル解析

この文章は Hi36a0V120 の解析です。
この記事は Mate60 の発売から 3 日後に書かれ、公開日時は不明です。

総起#

Hi36A0V120、内部コード名はシャーロット（Charlotte）

CPU: TSV120+TSV120+A510
SUB: 自社開発バス
GPU: マリアン 910
NPU: 進化版で、やはり Da Vinci NPU、1b+1l 設計
モデム：名称はないが、Dieshot から PCIe がないことがわかり、基帯は統合されている
製造プロセスは Smic7 です。

Decap 分析#

まず、今回は Gugugu から提供された Die を開封します。分解は新しく購入した Mate60Pro からです。

明らかに pop パッケージです。

Top Package はハイニックスの粒子です。
吹き下ろして得られました。

Topmark は
Hi36A0
GFCV120
JTFQ3T0V1
2035-CN09
06 です。

DataCode（TOP Marking）解析#

HiSilicon は：海思半導体
Hi36A0 は Hi36 製品ラインを示し、A0 は第 10 世代製品（123-9ABCD…）を示します。
V120 の中の 1 は他のチップでは製品の世代数（例えばテレビの第一世代 v100、第二世代 v200）を示し、Hi36 シリーズでは Hi3690 のみが V100/V200 を持ち、これは二重プランであり、意味は不明です。
2 は設計 GDS バージョンの変更を示し、一般的には量産後に徐々に最適化されます。hi6260v131 のようなものです。
0 は小さな最適化で、他は規則性が見えません。
2035CN は理論的にはパッケージ日付で、09 は工場パッケージのコードです。

X 線で得られた画像は FanOut Package パッケージであることを示しています。

それでは X 線を打ちます。

X Ray#

X 線を打つと、明らかに FanOut Package です。

エッジの 3 つの黒い点は Top Package と Bottom Package の相互接続のバンプ点ですが、実物の画像には見えず、同じ層のパッケージには存在しない可能性があります。他のメーカーのフラッシュチップを使用している可能性があります（再パッケージの時間を節約？）
また、Bottom Die 内の配線の可能性もあります。

そのエッジでは Die とエッジ IO PHY の接続バンディングポイントが明確に見え、Die Size を推定できます。おおよそ 10x10 程度です。

これが X 線画像から見えるデータで、デカップされています。

Decap#

デカッピング

デカップ後の撮影では、

その Diemark は HL 02 20210603 のようで、2021 年 6 月 3 日に製造されたことを示しています。
これは非常に奇妙な数字です。
外部パッケージは 2035cn ですが、内部の実際の製造日付は 20210603 です。私は topmark の 2035CN は偽装されている、あるいは固定されていると考えています。

他の場所では疑似 Diemark は見つかりませんでした。
今回は以前の Kirin が採用していた Hixxxx Vxxx のバージョン番号とは異なり、直接見ることができませんでした。
そのため、製品の具体的なコード / バージョン段階（例えば実際は Hi36A0/Hi36B0？）を判断することはできません。
私はこの製品が全く新しい世代の製品であり、単純な V120 のバージョンステップの進化ではなく、全く新しいものであると考えていますが、私の見解を支持する十分な証拠はありません。

アライメントシステム分析#

そのエッジアライメントシステムでは 3 つの場所が見え、部分的な生産ライン設備が ASML のステッパーであることを証明しています。
そのマークは、スリット測定装置の自動識別スリットマークによって示されています。

ラインのスリットマーク（Bar in Bar mark）

AIM スリットマーク

疑似キヤノンアライメントシステム（i-line と KrF）

最も重要なのはこのアライメントシステムです。
この画像では、

規則的な縦のストライプが見え、一組は 9 本、一組は 8 本で、各ストライプ内には 4 本の均等な縦のストライプがあります。

これは明確に示しています。このチップが使用している最も先進的な機械のアライメントシステムは ASML のアテナアライメントシステム（Athena）であり、
このストライプは Versatile Scribeline Primary Mark（VSPM） AH74 に属します。

このアライメントシステムは ASML の設備でのみ使用されます。
AH74 はさらに少なく、1960-2000i に存在します。

製造設備がわかったので、産能と良率を計算できます。

産能分析#

それでは、
SMIC には約 2 台の NXT1980di があることが知られていますが、
Huawei には 60% の生産能力が割り当てられ、80% の稼働率で + 40 DUV マスクを計算します。
公式は：550wph x 24h x 60% x80%/40=158.4Wafer です。
この Die は 2021 年 6 月に製造されました。
現在までの生産日は 23 年 9 月 1 日です。
それ以前の Die があるかどうかは不明ですが、これは現在最も早い Die ですので、計算します。

総生産時間は約 822 日で、可能な休業日を除けば、800 日生産です。
800x158.4
つまり 126,720Wafer です。

良率分析#

それでは良率を計算します。
内部の情報を確認すると、この Wafer から約 300 枚の Die が切り出されたことがわかります。
Diesize は 10.7x10.4 で、Yield を求めます。
Dpw を計算します。

D0 は約 0.6 で、0.6-0.55、yield は 53.22% です。
今年の締め切りまで、良率が上昇している場合、約 0.3 程度です。

直線グラフを計算して中点を見つけ、均等に上昇すると仮定します。

400 日目には、d0=0.45 で、350 Good Die、つまり 61.88% Yield です。

D0=0.3 の時

800 日目には、d0=0.3 で、409 Good Die、つまり 72.28% Yield です。

計算を簡単にするために、中位数は d0=0.45 とします。

126720x566x61.88%=44,382,514.176
したがって、推定される数字は Huawei が 4000-4500 万枚の Hi36a0V120 を生産したということです。

Die 標識#

Die の中を探すと、いくつかのポイントがあります。
例えば F 状のストライプです。

B + 数字、線で囲まれた領域 / テストポイントです。

IO PHY

この画像では、エッジのポイントが明確に見えます。

さらに奇妙なシルク印刷があります。
2017 Mora
A？C?E?A?
A 01 0
何か不明ですが、
20 年 17 週必須？
2017 年必須？

非常に奇妙です。

さらに sa06 の左側には十字のアライメントマークがあります。

金属層の除去#

次に金属層を除去します。

配線は Cu なので、酸洗いを行います。
酸洗いを行うと廃棄率が発生しますが、今回は非常に運が良く、完璧です。

とても美しいので、次に進みます。

Dieshot Layout#

Hi36A0V120 Layout

明らかに、
まず、このチップは Kirin9000 とは異なるものであり、同じ製品ではありません。
私も Kirin9000 を作成しました。

Hi36a0 25%

比較を行います。

明らかに、これら二つは同じチップではありません。
Die の形状が異なり、規模はほぼ同じです。
Hi36A0 V100 と Hi36A0V120 は完全に異なり、リデザインや在庫ではありません。
これは完全に証明できます。
Kirin9000s は 9000L/9000e のリデザイン構造に類似しておらず、985/990 の部分設計共用構造にも類似していません。
全く新しい世代であり、同じ部分はありません。

抠图 9000

解析が完了しました。

CPU#

まずは CPU の比較です。

cpu Cluster
その CPU Cluster の巨大な面積が見え、前世代と比較して大きな変化がありました。

图层 9

左側は TSMC N5 A77+A77+A55,134
右側は SMIC N7 TSV120+TSV120+A510 134 です。

超大核のサイズ比較

图层 4

面積が大きくなりました… 非常に大きくなりました。

性能分析は記載しません。#

L0 キャッシュなし。

アーキテクチャが広すぎて、キャッシュを必要とします。

小核は A510 で、2 組のデュアルコア複合体で 1.53Ghz、最適なスイートスポット周波数では、TSMC プロセスでは 1.4Ghz です。

この世代のバスは、前世代のバスと超大核が性能ライブラリを使用していないのとは異なります。

この世代では超大核のみが性能ライブラリを使用しています。

色の変化は、ポリ層のトランジスタ密度による反射スペクトルの変化によるものだと考えています。

GPU 解析#

MALIANG910

前世代の Mali G78 Mc24 は材料を積み重ねた典型です。
Mali G78 は Valhall アーキテクチャに基づき、mc24 は 24 コアを示しています。
その GPU はコア設計ですが、この世代のマリアンは Cu 設計です。
設計規模は前世代よりわずかに縮小されています。
ユニットの区分は以下の通りです。

图层 10

4CU です。
左右の 2 組の ALU コアは各 128Alus で、合計 2x4x128Alus=1024Alus です。
周波数は最高 750Mhz で、理論性能は 1536Gflops です。
中央には GPU L2 キャッシュがあり、約 1MiByte です。

その GPU の仕様から言えば、
一般的な IMG/MALI/Adreno/Rdna/Cuda とは異なります。
私はこれが全く新しい自社開発の GPU だと考えています。

NPU#

NPU

この世代の NPU では、
前世代はデュアル大核 + 1 小核 NPU で、各大核には 2 本のベクターがありました。
この世代はシングル大核 + 1 小核 NPU で、大核にはやや長いベクターが 2 本あります。
NPU はマクロの観点から見ると、規模は 1 つの大核が縮小されましたが、マイクロアーキテクチャの更新により性能が向上する可能性があります。しかし、コアの規模が縮小されたのは事実であり、他のユニットを配置するために大きな面積を節約しました。

ISP#

ISP 7.0

ISP の規模は明らかに前世代の isp6.0 と比較して増加しましたが、これら 2 つの ISP の共通コアを見つけることができます。
中心部には新たにデュアルコアの協処理装置が追加されたようです。
理論的な画像処理速度が向上し、この世代の Mate60pro では、実際にファインダー内で HDR Vivid が可能で、ズーム時にはスムーズに切り替わります。これは ISP の計算能力の向上によるものです。
この ISP は中周波数で動作し、2W で、非常に恐ろしいです。

DSP#

DSP については特に言うことはありません。

dsp

特に目立った点はなく、前世代のデコードと比較しても少し減少したようです。
面積はわずかに縮小されました。

ベースバンド#

Balong

ベースバンドでは、
この世代の設計は以前の Balong 5000 とは完全に異なります。
面積は大幅に縮小されました。

これまで、Huawei の 5G 基帯は常に 4G+5G 設計であり、中間にインターフェースブリッジを使用してデータを転送していました。
一部の外部基帯（例えば 990 4G）は PCIe x8+x16 を使用してデータを転送し、その後外部の Balong 5000 を使用していました。
この世代のモデム設計では、純粋な Balong ベースバンドモデムシステムであり、4G と 5G を統合しています。DSP やモデムを共有でき、個別に設計する必要はありません。