這篇則是 Hi36a0V120 的解析
本文寫自與 mate60 發布後第三天，發布時間不明
總起#
Hi36A0V120，內部代號則為夏洛特（Charlotte）
CPU: TSV120+TSV120+A510
SUB: 自研總線
GPU: 馬良 910
NPU: 迭代的，應該還是 Da Vinci NPU，1b+1l 設計
Modem: 沒有叫法，但能從 Dieshot 看到其沒有 pcie，說明其基帶為集成
製造工藝則是 Smic7
Decap 分析#
首先我們這次開的是 Gugugu 給的 Die，拆機來自於剛買的 Mate60Pro
很顯然為 pop 封裝
Top Package 為海力士顆粒
吹下得到
Topmark 為
Hi36A0
GFCV120
JTFQ3T0V1
2035-CN09
06
DataCode（TOP Marking）解析#
HiSilicon 為：海思半導體
Hi36A0 說明為 Hi36 產品線，A0 說明產品為第十代產品（123-9ABCD…）
V120 中的 1 在其他芯片上則是產品代數（例如電視機的，第一代 v100 第二代 v200）在 Hi36 系列只有 Hi3690 有 V100/V200，則是雙方案，不確定含義
2 則是設計 gds 版本更改，一般是量產後慢慢優化啊，hi6260v131 啊這種
0 則是小優化，其餘看不出來規律
2035CN 理論上來說是封裝日期，09 代號廠封裝的
X 光出來的圖表示其為 FanOut Package 封裝
那麼就是打 X 光了
X Ray#
X 光打出來就很明顯為 FanOutPackage
邊緣 3 條黑色點是 Top Package 與 Bottom Package 互聯的 bump 點，但很奇怪的是並沒有在實物圖中看到，不處於同一層封裝 package，可能存在後期使用其他廠商的閃存芯片，（節省了重新封裝的時間？）
也有可能是 Bottom Die 內走線
其邊緣可以很明顯看到 Die 與邊緣 io Phy 引出層的連接邦定點，可以預估的判斷出其 DieSize，大概是 10x10 左右
這些就是 x 光圖可以看出來的數據，該 decap 了
Decap#
Decaping
Decap 後拍攝可以看出
其 Diemark 疑似為 HL 02 20210603，也就是 2021 年 6 月 3 日生產
這是一個很奇怪的數字
因為外封裝為 2035cn
其內部真實生產日期為 20210603，我認為 topmark 的 2035CN 就是偽裝的，甚至是固定的
其餘在任何地方都沒有找到疑似 Diemark
這次不像之前的 Kirin 採用的是 Hixxxx Vxxx 的版本號
直接看不到了
無法判斷其產品具體代號 / 版本階段（例如實際是 Hi36A0/Hi36B0？）
本人認為該產品屬於全新一代產品，而不是簡單的 V120，版本步進迭代，而是全新的產物，當然沒有足夠的證據以支撐本人的觀點
對準系統分析#
其邊緣對準系統看到了 3 處
證明其部分產線設備為 asml 的步進式光刻機
其記號為通過套刻測量設備的自動化識別套刻記號
線條套線條記號（Bar in Bar mark）
線條套線條記號（Bar in Bar mark）
AIM 套刻記號
AIM 套刻記號
疑似佳能對準系統（i-line 和 KrF）
最重要的是這個對準系統
在這張圖中
可以看到規律豎條條紋，一組為 9 條，一組為 8 條，每條內有 4 根均勻的豎狀條紋
這就是很清楚的告訴了我們，該芯片使用的最先進的機台的對準系統為
ASML 的雅典娜對準系統 Athena
其中該條紋屬於 Versatile Scribeline Primary Mark（VSPM） AH74
該對準系統只有在 ASML 設備中使用
AH74 則更少，1960-2000i 都有
既然知道了製造設備
就可以計算出其產能與良率了
產能分析#
那麼按照
已知 smic 有大概兩台 NXT1980di
但是給華為分配了分配 60% 產能 80% 稼動率 +40 duv mask 計算
公式為：550wph x 24h x 60% x80%/40=158.4Wafer
我這個 Die 則是 2021 年 6 月生產
生產到現在也就是 23 年 9.1 號
不確定會不會有更早的 Die，但是我們這可是目前最早的 Die，遂計算之
總生產時間大約為 822Day，拋開可能的休息日，800day 生產，
800x158.4
也就是 126,720Wafer
良率分析#
那麼就是計算良率了，
內鬼查詢絲印查詢可得，本 wafer 大概切割出了 300 片 Die
已知 Diesize 是 10.7x10.4，求 Yield
Dpw 即可
D0 大概是 0.6 左右，0.6-0.55，yield 53.22%
那麼到今年截止，良率爬坡呢，也就是差不多 0.3 左右
按照直線圖計算找中點，假設均勻爬升
400day 的時候，d0=0.45 也就是 350 Good Die 也就是 61.88% Yield
D0=0.3 時
800day 的時候，d0=0.3 也就是 409 Good Die 也就是 72.28% Yield
方便計算為
中位數為 d0=0.45
126720x566x61.88%=44,382,514.176
那麼估算的數字也就是華為生產了 4000-4500w 片 Hi36a0V120，粗略計算。
Die 標識#
在 Die 中尋找，還有幾處點
例如 F 狀條紋
B + 數字，劃線區域 / 測試點位
IO PHY
這張圖很明顯的能看出邊上的點位來扇出
還有一個很奇怪的絲印
2017 Mora
A？C?E?A?
A 01 0
不太清楚是什麼疑似
20 年 17 周 必須？
2017 年必須？
蠻奇怪的
還有個 sa06 左邊為十字對準標識
去金屬層#
然後就是去金屬層了
因為走線為 Cu, 遂酸洗
酸洗出來會有報廢率，但是這次運氣很好，完美
很美麗，那麼就進行
Dieshot Layout#
那麼很明顯的
首先能判斷出，該芯片不是和麒麟 9000 一樣的東西，不是同一個產品
那麼我這邊也是做了麒麟 9000
進行一個對比
很明顯這兩個不是同一個芯片
因為 Die 的形狀都不一樣，大概的規模都一樣
說明 Hi36A0 V100 與 Hi36A0V120 完全不同，不屬於換皮 / 庫存
這完全可以證明
麒麟 9000s 不屬於類似於 9000L/9000e 換皮結構
也不屬於類似於 985/990 的部分設計共用結構
而是全新的一代，沒有相同部分
那麼就是解析了
CPU#
首先是 CPU 的對比
能看到其 CPU Cluster 巨大的面積，相較上代發生了巨大的變化
左邊是 TSMC N5 A77+A77+A55,134
右邊是 SMIC N7 TSV120+TSV120+A510 134
超大核的 Size 對比
面積大了… 很大一圈
性能分析不寫#
無 L0 Cache
架構太寬了，需要吃快取
關於小核是 A510，兩組雙核複合體 1.53Ghz，在最佳甜點頻率，在 TSMC 工藝下則是 1.4Ghz
以及這代的的總線，不像上代的總線與超大核使用了性能庫
這代只有超大核使用了性能庫，
顏色變化是因為
我認為是 Poly 層晶體管密度導致的反射光譜變化
GPU 解析#
上一代 Mali G78 Mc24 是堆料的典型
Mali G78 基於 Valhall 架構，mc24 則說明了其為 24Core
其 GPU 則是 Core 設計
而這代的 Maliang 則是 Cu 設計
其設計規模與上代略微縮小了一部分
單元劃分如圖
為 4CU
左右兩組 ALU Core，每組 128Alus，總計 2x4x128Alus=1024Alus
頻率最高 750Mhz，理論性能為 1536Gflops
中間的則是 GPU L2 Cache，大約為 1MiByte
從其 gpu 的規格上來說
不與常見的 IMG/MALI/Adreno/Rdna/Cuda 相同
我認為這是全新自研的 GPU
NPU#
在這代 NPU 來說
上代則是雙大核 + 1 小核 NPU，每個大核兩條 Vector
這代則是單大核 + 1 小核 NPU ，大核兩條略長的 Vector
其 NPU 從宏觀的角度上來說，我認為其規模雖然縮減了一顆大核，但是可能因為微架構更新，性能可能會增強，但是核心規模縮減這個是事實，其節省了很大一個面積去放其他單元
isp#
ISP 的規模很明顯相較上代 isp6.0 增大了，但是能找到這兩個 isp 的共同核心
中心處還疑似新增了一個雙核協處理器
其理論圖像處理速度增加，這代 Mate60pro 實測可以在取景框內就可以 HDR Vivid，以及變焦時絲滑切換，這就是 isp 算力增加帶來的
這個 isp 跑在中頻，2W，極其恐怖。
DSP#
Dsp 其實沒什麼好說的
也看不出什麼，相較上代的 Decode 好像還少了個
面積縮小了一點點
Baseband#
在 baseband 中
這代設計與之前的 Balong 5000 完全不同
其面積縮小了很多
在這之前華為的 5G 基帶一直都是 4G+5G 設計的，中間用互聯橋進行數據傳輸
部分外掛基帶例如 990 4G 則是走 Pcie x8+x16 進行數據傳輸，然後外掛巴龍 5000
在這代 Modem 設計中，其為純粹的 Balong Baseband Modem Sysytem，集成了 4G 與 5G，其例如 dsp 可以共享，以及 Modem 共享，不需要單獨的進行設計